Category: Türkçe
UYARI: Verilog ile uğraşalı çok uzun zaman olduğu için hiçbir şey hatırlamamaktayım. Dolayısıyla yardım ihtiyacınız varsa maalesef yardımcı olmam mümkün değil.
Bugün çok fazla yazdım, farkındayım ancak yazmadan edemeyeceğim. Verilog HDL kodu üreten bir python programı yazdım :) Program sizden mantık ifadesini istiyor, siz giriyorsunuz ve size simülasyon kodunu üretiyor. Örneğin:
emre@ubuntu:~$ ./vhdlcg
Enter the expression:
F = (( ( (x1 or x2) and x3 ) xor x4 xor (x5 not) ) and (x1 or x2))
Enter the module name:
figure1
Çıktısı:
//VHDL Code for figure1
module figure1(x1,x2,x3,x4,x5,F);
input x1,x2,x3,x4,x5;
output F;
wire w0,w1,w2,w3,w4;
or(w0, x1, x2)
not(w1, x5)
and(w2, w0, x3)
xor(w3, w2, x4, w1)
and(w4, w3, w0)
F = w4
endmodule
Burada en sondaki F=w4 ifadesi doğru mu bilmiyorum, değilse bir yolunu buluruz. Keşke şu programı sene başında yapsaydım da raporları uğraşmadan yapabilseydim.(Zira dönem boyunca çok uğraştırıyor diye çoğu raporu hazırlamadım)
Programı BURADAN indirebilir, indirdikten sonra python vhdlcg.py komutu ile çalıştırıp kodlarının hazırlanmasını istediğiniz ifadeyi girebilirsiniz.